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改进的浮点乘加器及浮点乘加计算方法技术

2017-09-18 16:51:59 来源:网络 编辑:K027_小凯乐

改进的浮点乘加器及浮点乘加计算方法技术
近年来各类机器学习算法例如深度卷积神经网络在多个领域得到了广泛的应用,而且这些机器学习算法随着技术的更新变得更加计算密集与存储密集,相应所需要的计算资源和存储资源也在不断增加。为了解决这一问题,开发专用硬件成了学术界与工业界所公认的解决办法之一。学术界与工业界提出了很多不同架构的硬件加速平台。但是目前还没有一种对硬件电路进行优化设计实现提高运算效率的方法,因此,提供一种对硬件电路进行优化提高浮点乘加器的运算效率是目前业界亟待解决的技术问题。
技术实现思路
为了解决现有技术中存在的问题,本专利技术实施例提供一种改进的浮点乘加器及浮点乘加计算方法。一方面,本专利技术实施例提供一种改进的浮点乘加器,包括至少两个浮点部分乘法器和一个多输入加法器,所述浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成,所述浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数,所述加法器接收所述非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数,所述非归一化浮点数由符号位、非归一化尾数和指数部分构成,所述归一化浮点数由符号位、归一化尾数和指数部分构成。另一方面,本专利技术实施例提供一种浮点乘加计算方法,包括:接收至少四个归一化浮点数输入;将所述归一化浮点数进行乘法运算,得到非归一化浮点数;将所述非归一化浮点数进行加法运算,得到归一化浮点数。本专利技术实施例提供的改进的浮点乘加器及浮点乘加计算方法,通过设置至少...
本发明专利技术实施例提供一种改进的浮点乘加器及浮点乘加计算方法。浮点乘加器包括至少两个浮点部分乘法器和一个多输入加法器,浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成,浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数,加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数。通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块,接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数,从硬件电路方面对浮点乘加器进行了优化并提高了浮点乘加器的运算效率,降低了硬件电路的面积和功耗。
An improved floating point adder and floating point multiply and add method
The embodiment of the invention provides an improved floating point adder and a floating point multiplication plus calculation method. Floating point multiply accumulator comprises at least two Floating-Point Multiplier and part of a multi input adder Floating-Point Multiplier part from sign bit XOR circuits, mantissa multiplier and adder Floating-Point Multiplier index, part of receiving normalized floating point numbers are calculated by multiplying the output of non normalized floating-point adder receives the non normalized floating-point numbers and non normalized input floating point accumulation and output normalized floating point. By setting the floating point multiplier part includes only the sign bit XOR circuit, multiplier and adder mantissa index does not include normalization module, after receiving the normalized floating-point multiplication output into the non normalized floating-point adder by addition operations and output normalized floating-point numbers, the hardware circuit of MAF architecture is optimized and improved Floating-Point Multiplier adder operation efficiency, reduce the circuit area and power consumption.
一种改进的浮点乘加器,包括至少两个浮点部分乘法器和一个多输入加法器,其特征在于,所述浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成,所述浮点部分乘法器接收归一化浮点数并进行乘法计算得到非归一化浮点数,所述加法器将所述非归一化浮点数累加并输出归一化浮点数,所述非归一化浮点数由符号位、非归一化尾数和指数部分构成,所述归一化浮点数由符号位、归一化尾数和指数部分构成。
一种改进的浮点乘加器,包括至少两个浮点部分乘法器和一个多输入加法器,其特征在于,所述浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成,所述浮点部分乘法器接收归一化浮点数并进行乘法计算得到非归一化浮点数,所述加法器将所述非归一化浮点数累加并输出归一化浮点数,所述非归一化浮点数由符号位、非归一化尾数和指数部分构成,所述归一化浮点数由符号位、归一化尾数和指数部分构成。2.根据权利要求1所述的乘加器,其特征在于,所述加法器包括:指数比较器、尾数移位器、舍入模块和归一化模块,以将输入的非归一化浮点数累加并输出归一化浮点数。3.根据权利要求2所述的乘加器,其特征在于,所述加法器中的舍入模块的舍入机制包括:截断舍入、向上舍入、向下舍入或最近舍入。4.根据权利要求2所述的乘加器,其特征在于,所述指数比较器找出输入数据中最大的指数值,所述尾数移位器再根据所述最大的指数值进行移位操作使尾数位对齐。5.根据权利要求2所述的乘加器,其特征在于,所述加法器还包括脉动寄存器,将所述尾数移位器和指数比较器的结果进行存储,以增加加法器的流水线。6.根据权利要求2至5任一所述的乘加器,其特征在于,所述归一化模块在所述加法器运算的末端,对计算结果进行归一化处理。7.根据权利要求6所述的...
 

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